Silicon metaal-oxide-halfgeleider Quantum Dots voor Single-electron Pumping

Summary

The fabrication process and experimental characterization techniques relevant to single-electron pumps based on silicon metal-oxide-semiconductor quantum dots are discussed.

Abstract

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by quantum mechanical effects such as tunneling through single dopants, scattering via interface defects, and discrete trap charge states. However, progress in silicon technology has shown that these phenomena can be harnessed and exploited for a new class of quantum-based electronics. Among others, multi-layer-gated silicon metal-oxide-semiconductor (MOS) technology can be used to control single charge or spin confined in electrostatically-defined quantum dots (QD). These QD-based devices are an excellent platform for quantum computing applications and, recently, it has been demonstrated that they can also be used as single-electron pumps, which are accurate sources of quantized current for metrological purposes. Here, we discuss in detail the fabrication protocol for silicon MOS QDs which is relevant to both quantum computing and quantum metrology applications. Moreover, we describe characterization methods to test the integrity of the devices after fabrication. Finally, we give a brief description of the measurement set-up used for charge pumping experiments and show representative results of electric current quantization.

Introduction

Silicon is the material of choice for most of the modern microelectronics. Its properties, combined with advanced lithographic techniques, have allowed the semiconductor industry to achieve very large-scale integration and deliver billions of transistors per chip. The metal-oxide-semiconductor (MOS) technology¹ has been the key of this relentless technological progress². In brief, it is based on a selectively doped Si substrate which is thermally oxidized to grow a high quality SiO₂ gate oxide on which a metal gate electrode is deposited. Recently, it has been shown that the use of a stack of gate oxides could be beneficial³ . While present industry standards have reached minimum feature sizes for gate lengths below 20 nm, it is becoming increasingly evident that, at this level of miniaturization, detrimental quantum mechanical phenomena come into play that may complicate further downscaling⁴.

Remarkably, silicon is also an excellent host material to exploit the quantum properties of the electron charge and spin⁵. This has broadened its range of applicability to entirely new fields such as quantum computing⁶ and quantum electrical metrology⁷. Among other approaches⁵, the use of a multi-gate MOS technology^8,9 has led to electrostatically-defined quantum dots (QD) whose occupancy can be controlled down to single-electron level¹⁰. Unlike the conventional MOS process where just one gate per transistor is needed¹, these QDs are defined via a three-layer stack of Al/Al_yO_x gates which are used to selectively accumulate electrons at the Si/SiO₂ interface, as well as provide lateral and vertical confinement¹¹.

Although these devices had been originally developed for quantum computing applications, they have also recently shown promising performances as metrological tools^12,13. In the field of quantum electrical metrology, a long-standing goal is the redefinition of the unit ampere in terms of the elementary charge (e) ¹⁴. In particular, the emphasis is on the realization of nano-scale charge pumps to clock the transfer of individual electrons timely and accurately. These devices generate macroscopic quantized electric currents, I=nef, where f is the frequency of an external driving oscillator and n is an integer. To date, the best performance has been achieved with a GaAs-based pump by yielding a current in excess of 150 pA with a relative uncertainty of 1.2 parts per million¹⁵. Recently, silicon MOS QDs have also stood out for the implementation of highly accurate single-electron pumps thanks to the capability of finely tuning the charge confinement¹³.

Here, we discuss the protocol used for the fabrication of silicon MOS QDs. Furthermore, the cryogenic set-up used to test the integrity of the devices after fabrication and the one to perform charge pumping experiments are described. Finally, representative measurements of quantized electric current are reported.

Protocol

Opmerking: Dit protocol beschrijft de procedures voor het vervaardigen, verpakken en testen van één elektron pomp op basis van silicium MOS QD techniek. De stappen besproken in de paragrafen 1 en 2 zijn opgenomen in een ISO5 cleanroom uitgevoerd, terwijl die van deel 3 worden uitgevoerd in ISO6 laboratoria. Omgevingscondities worden voortdurend gecontroleerd. Nominale waarden voor de temperatuur en luchtvochtigheid zijn ingesteld op 20 ± 1 ° C en 55% ± 5%, respectievelijk. 1. Microfabricage Field Oxide Reinig de wafer door onderdompeling in het volgende: piranha ets (10 min), gedeïoniseerd (DI) water (10 min), RCA-2-oplossing (175 ml gedeïoniseerd water, 30 ml HCl, H 2 O 2 30 ml bij 100 ° C gedurende 10 min), gedeïoniseerd water (5 min), waterstoffluoride (HF) zuur verdund in water 10: 1 (10 sec), DI water (10 min). Gebruik beschermende kleding bij het ​​werken met HF (dwz veiligheidsbril, PVC schort, en PVC handschoenen). Ga in de aangegeven volgorde. Plaats de waferoxidatie oven bij 900 ° C en oxideren stapsgewijs als volgt: droog O 2 (10 min), nat O 2 (40 min), droog O 2 (10 min), 2 N (15 min). Ohmse contacten Voeren fotolithografie en etsen oxide. Borg enkele-nm dikke laag hechtprimer hexamethyldisilazaan (HMDS) op het wafeloppervlak als volgt: pre-bakken op een verwarmingsplaat bij 110 ° C gedurende 1 min, pour ~ 50 ml HMDS in een glazen beker, het bekerglas en de wafel in de vacuümkamer, evacueren en wacht 2 min. Spin 2-4 urn dikke laag van fotolak zowel achter en voorzijden van de wafel (3000-5000 rpm, 25-40 sec afhankelijk van de gewenste dikte). Blootstellen aan ultraviolet licht in mask aligner (10 mW / cm2 gedurende 4-10 seconden afhankelijk van de dikte weerstaan). Post-bakken op een verwarmingsplaat bij 110 ° C gedurende 1 min. Ontwikkelen voor 1-2 minuten, dan afspoelen in gedeïoniseerd water. </li> Voer O 2 plasma etsen gedurende 20 min (druk = 340 mTorr; incident vermogen = 50 W; gereflecteerde vermogen <1 W). Etch oxyde in een gebufferde HF-oplossing (15: 1, 4-5 min, etssnelheid ≈ 20 nm / min bij 30 ° C). Spoelen met gedemineraliseerd water (5 min). Blaas droog met N2. Verwijder fotoresist door onderdompeling in aceton. Spoel in isopropanol (IPA), daarna föhnen met N2. Plaats wafer in oven bij 1000 ° C met fosforbron (N2-stroom gedurende 30-45 minuten afhankelijk van de gewenste dichtheid doping). Verontreinigde oxidelaag met HF zuur verdund in water (10: 1, 3-4 min, etssnelheid ≈ 40 nm / min bij 30 ° C), spoelen met gedeïoniseerd water (10 min). Oxideren zoals in 1.1.2. Gate Oxide Herhaal stap 1.2.1 en 1.2.2. Plaats wafer in speciale oven bij 800 ° C en oxideren stapsgewijs als volgt: droog O 2 (10 min), dichloroethylene + O 2 (20 min), droog O 2 (10-30 min afhankelijk van de gewenste dikte oxide), N 2 (15 min). Ohmse contacten Metalliseren Herhaal stap 1.2.1. Plaats de wafer in electron-beam verdamper. Damp 100 nm aluminium op 0.2-0.5 nm / sec en 5 x 10 -6 Torr. Week de wafer in N-methyl-2-pyrrolidon (NMP) op verwarmingsplaat bij 80 ° C gedurende 1 uur te heffen van het metaal. Ultrasone agitatie indien nodig. Spoel in IPA gedurende 2 min. Blaas droog met N2. Ontlaten bij het vormen van gas bij 400 ° C gedurende ten minste 15 min. 2. Nanofabrication Wafer Dicing Draai elk resist op de wafer om als beschermende coating (type polymeer en spinparameters irrelevant op dit moment). Gebruik diamond tip snijmachine aan de wafer in individuele chips van ~ 10 x 2 mm 2 te snijden. Schoonmaak Weken in NMP gedurende 1 uur op verwarmingsplaat bij 80 ° C en spoel in IPA gedurende 2 min. Blaas droog met N2. Voer O 2 plasma etsen gedurende 5 min (incident vermogen = 50 W; gereflecteerde vermogen <1 W). Spin schoon met aceton en IPA (7.500 rpm, 30 sec) Alignment markers patroonvorming Spin polymethyl methacrylaat (PMMA 950K) A4 weerstaan ​​(5,000-7,500 rpm, 30 seconden afhankelijk van de gewenste dikte). Typische dikte werkende ≈ 150-200 nm. Bak de resist op een verwarmingsplaat bij 180 ° C gedurende 90 sec. Het uitvoeren van e-beam lithografie. Gebruik de volgende write voorwaarden: stralingsenergie = 30 keV, straalstroom ≈ 30 pA, dosis gebied ≈ 500-650 uC / cm2, afhankelijk van de grootte markers en weerstaan ​​dikte. Ontwikkelen van de resist in een oplossing van methyl isobutyl keton en IPA (1: 3) gedurende 40-60 sec, spoel in IPA gedurende 20 sec. Blaas droog met N 2 pistool. Plaatsde chip in electron-beam verdamper. Damp 15 nm van Ti en 65 nm van Pt op 0,2-0,4 nm / sec en 5 x 10 -6 Torr. Til de metalen zoals in stap 1.4.3. Clean chip als in de stappen 2.2.2-2.2.3. Gate patroonvorming Spin verzetten zoals in 2.3.1. Het uitvoeren van e-beam lithografie. Gebruik de volgende write voorwaarden voor hoge resolutie features: stralingsenergie = 30 keV, straalstroom ≈ 30 pA, gebied dosis ≈ 500-700 uC / cm2. Schrijf voorwaarden voor lage resolutie features: stralingsenergie = 15 keV, straalstroom ≈ 10 nA, gebied dosis ≈ 400-600 uC / cm2. Ontwikkel de weerstaan ​​als in 2.3.3. Plaats de chip thermische verdamper. Verdampen Al bij 0,1-0,4 nm / sec en 1-9 x 10 -6 mbar. Doeldikte varieert laagaantal, zoals getoond in Figuur 2B (25-35 nm voor Layer 1, 45-65 nm voor Layer 2, 75-90 nm voor Layer 3). Til de metalen zoals in stap 1.4.3. Al voeren oxydatie op een verwarmingsplaat bij 150 ° C gedurende 5-10 min. Clean chip als in stap 2.2.3. Herhaal de stappen 2.4.1-2.4.7 twee keer om de 3-layer gate stack te realiseren. 3. Inrichting Packaging Dice chip als in stap 2.1 Spoel de resulterende kleinere chips in aceton en IPA gedurende 2 min. Lijm een ​​individueel stuk om een ​​printed circuit board (PCB) met PMMA A5. Wacht 2 min tot het droog is. Als alternatief voor thermalisatie verbeteren, gebruik zilver epoxy. Laad de PCB op een wig bonder en ga verder met de bedrading. 4. Device Integrity Tests Monteer de PCB-houdende het bedrade apparaat op een dip probe. Sluit de elektrische leidingen van de PCB die de dip probe. Steek de sonde in een vat met vloeibaar helium. Ga langzaam aan overmatige helium b voorkomenolie-off. Voor elk apparaat poort, sluit de bijbehorende kamertemperatuur elektrode van de sonde naar een bron-maatregel unit, terwijl de andere poorten geaard. Stel de naleving stroom naar enkele nA. Veeg de spanning van nul tot 1,5 V in stappen van 0,1 V, meten en registreren van de stroom. Sluit elke poort lijn naar een batterij-aangedreven variabele dc spanningsbron, de bron lijn naar de ingebouwde wisselspanning bron van een lock-in versterker en de afvoerleiding naar de ingangspoort van de lock-in versterker. Meet de bron tot conductantie uitlekken verschillende gate voltage configuraties (zie figuur 4). Wereldwijd opvoeren van de spanningen toegepast op poorten BL, BR, PL, SL en DL, door het houden van C1 en C2 poorten geaard. Noteer de 'turn-on' kenmerken van het apparaat. Individueel uitloop elke gate spanning en noteer kenmerken de poorten 'pinch-off'. Stel de poort spanningen een Qu elektrostatisch definiërenantum dot door de spanningen op BL en BR (PL, SL en DL) kleiner (groter) dan de turn-on spanning. Noteer de Coulomb blokkade kenmerken.

Representative Results

Device Fabrication De initiële microfabricage proces (onderdeel 1 van het Protocol) wordt uitgevoerd op een commercieel 4-inch hoge zuiverheidsgraad silicium wafer (n-type dotering ≈ 10 12 cm -3; weerstand> 10 kΩcm; dikte = 310-340 um ). Doel is het substraat waarop de poortelektroden worden aangebracht realiseren. Het substraat bestaat uit een intrinsiek gebied afgedekt met veldoxide (stap 1,1), een n + gebied afgedekt met veldoxide (stap 1,2), een intrinsieke gebied afgedekt met hoogwaardige gate oxide (stap 1.3) en een gemetalliseerd n + regio ohmse contacten (stap 1.4). figuren 1A-D illustreren de belangrijkste stappen van de microfabricage proces. een microscopisch beeld van een substraat veld Figuur 1E toont na microfabrication. De minimale eigenschap afmeting van de lithografie in dit stadium is ongeveer 4 urn. De SiO2 oxidelaag gegroeid in stap 1.1 een nominale dikte van 100 nm en wordt gebruikt als een passiveringslaag. De n-type gebieden die als ohmse geleiders worden verkregen via fosfor diffusie. Het doel doping dichtheid ongeveer 19 oktober – 20 oktober cm -3. De hoogwaardige SiO 2 die selectief wordt gekweekt voor gebruik als poortdielektrikum een nominale dikte van 5 nm. Het doel-interface defect dichtheid <10 10 ev -1 cm -2 halverwege de kloof. een toegewijd en doelbewust gebouwd triple muur oven wordt gebruikt voor dit proces. systeem is ontworpen om contaminatie door zware metaalionen mobiele alkali ionen minimaliseren voorkomen alsmede vocht diffundeert in oxidatiekamer. elektrische contacten gevormd zijn aluminium pads afgezet via elektronenbundel verdamping op deel van het n-type gebieden. nanofabricage proces (zie paragraaf 2) uitgevoerd chip substrates verkregen dobbelen verwerkt stap 1. doel wafer nano-schaal gate elektroden mos qds elektrostatisch definiëren realiseren. elke run produceert gewoonlijk 10-15 complete inrichting monsters. aftastelektronmicrofoto (sem) beeldvorming 1-2 inrichtingen per batch te bevestigen dat ebl lithografie fasen geslaagd. omdat sem ladingen substraat of metallische poorten kunnen toedienen lekkages veroorzaken, slechts klein aantal deze manier gecontroleerd, terwijl rest elektrisch getest. minimale feature size stadium ongeveer 35 nm. goede uniformiteit afgezette films al bereiken, metaal verdampt met snelheid zo langzaam weinig angstrom > De experimenten worden uitgevoerd in een self-made plastic verdunning koelkast met een basistemperatuur van ongeveer 100 mK. De cryostaat is in een vacuümkamer ondergedompeld in een 4,2 K helium bath. De elektrische leidingen gethermaliseerd op 1 K pot die ook wordt gebruikt om de binnenkomende 3He condenseren. In de mengkamer, de endotherme overgang van 3He atomen uit de 3He-rijke fase in de 3He-verdunde fase kan het systeem een ​​basistemperatuur van ongeveer 100 mK bereiken. Zoals getoond in figuur 5, wordt de koelkast voorzien 20 dc lijnen en 3 rf lijnen gebruikt om de kamertemperatuur elektronica om het apparaat bij lage temperaturen. Vijf van de dc lijnen zijn Thermocoax kabels en 15 zijn twisted pair weefgetouw draden. Deze lijnen verbinden de poortelektroden van het monster om de batterij-aangedreven gelijkspanning bronnen. Spanningsdelers bij kamertemperatuur worden gebruikt om elektrische ruis op afzonderlijke gates verminderen. De RF-lijnen zijn halfstijf coax kabels die zijn verzwakt met 10 dB bij 4 K thermische ruis en dc geblokkeerd bij kamertemperatuur te verlagen. Deze lijnen zijn verbonden met de coplanaire golfgeleiders van de bias tees op de printplaat. A low-noise transimpedantieversterker en een digitale multimeter gebruikt om de door de pomp stroom te meten. De elektronica is verbonden met het apparaat via batterijen optoisolators de vorming van aardlussen voorkomen. De RF besturingssignalen worden geproduceerd door een willekeurige golfvorm generator waarvan de aarding is geïsoleerd uit een van de cryostaat via een gelijkstroomcomponent blok (zie figuur 5). De PCB bevat 16 pure dc lijnen en 4 vooroordeel tee lijnen gebruikt om dc en ac voltages te combineren bij lage temperatuur. Zoals getoond in figuur 3B, zijn RC discrete onderdelen waarmee de tee verbinding (R = 100 kQ, C = 10 nF) realiseren, en 50 Ω afgestemd geïntegreerde coplanaire golfgeleiders worden gebruikt voor de voortplanting van hoogfrequente signalen. e_content "> Zodra het instrument zich op mK temperatuur, worden de gate spanning zodanig ingesteld dat één elektron bezetting in de QD bereikt. Vooral tunnel barrières worden gevormd onder gates BL en BR en een elektronen accumulatielaag geïnduceerd onder gates PL, SL en DL. Daartoe de slagboom spanningen beneden de inschakeltijd waarden, terwijl de accumulatie poorten zijn gepolariseerd in een groter-dan-turn-on voltage. Hierdoor wordt een QD wordt gevormd onder gate PL en de vlakke verlenging wordt via poort C1 en C2 waarvan de spanningen onder het inschakel waarden gehouden elektrostatische opsluiting te induceren. Vervolgens worden de RF signalen ingeschakeld periodiek moduleren de transparantie van de tunnelbarrière (s) en de elektrochemische potentiaal van de punt. Single-electron pompen wordt bereikt met één of twee sinusvormige aandrijfvoltages. Bij één signaalaandrijving, wordt het aandrijfsignaal toegevoerd aan de poort BL om het potentieel van de tunnelbarrière moduleren van de linker -kant vande QD. Bij de twee-signaalaandrijving, worden de ac excitaties toegepast gates BL en PL de potentialen van zowel het linker blok en de QD moduleren op dezelfde frequentie maar met verschillende fases en amplitudes. Deze extra vrijheidsgraden mogelijk maken om de richting van de elektronoverdracht 13 besturen. Een iteratief proces is meestal nodig om af te stemmen de belangrijkste experimentele parameters (dwz rf rijden signaalamplitudes / fasen en dc gate voltages) en het bereiken van optimale huidige quantisatie. Merk op dat geen van beide pompen protocollen heeft een drain-source voorspanning om de leiding doorverbinden. Derhalve worden de bron- en afvoerelektroden waaraan in de werking van de pomp. Figuur 6 toont de karakteristieke huidige plateaus op gehele veelvouden van ef verkregen door een twee-signaal sinusoïdale rit naar de ingang barrière (BL) en de plunjer (PL) poort. Deze gegevens worden genomen bij een relatief lage aandrijffrequentie (10 MHz) waarvoor het t Kanalen instellen van de parameters kan snel worden uitgevoerd. In de praktijk is het gewenst de pomp werken bij enkele honderden MHz, meestal vereist een veel fijnere parameteroptimalisatie 13. Figuur 1. Microfabricage. (A) Schematische weergave van de belangrijkste stappen in microfabricage. Cartoons zijn niet op schaal getekend. (B) Realisatie van een gedoteerd gebied voor ohmse contacten. (C) Realisatie van gate oxide. (D) Metallisatie van ohmse contacten. (E) microscopische afbeelding van een afzonderlijk veld op een chip na de microfabricage is voltooid. Het gebied grootte is 1,2 x 1,2 mm 2. Klik hier om een grotere versie van deze figuur te bekijken. tent "fo: keep-together.within-page =" always "> Figuur 2. Nanofabrication. (A) Fabrication proces voor individuele gate lagen. Cartoons zijn niet op schaal getekend. (B) het 3-lagen gate nanostructuur voor lading pompen experimenten. Links: SEM beeld van een inrichting soortgelijk aan die wordt gebruikt voor de meting. Rechts:. Schematische dwarsdoorsneden van het toestel over X-cut en Y-cut Klik hier om een grotere versie van deze figuur te bekijken. Figuur 3. Elektrische aansluitingen aan de steekproef. (A) lay-out van de printplaat. (B) Vergroting van een gebied van de PCB met een vooroordeel-tee (links) eend equivalent circuit (rechts). (C) Een chip met 6 afzonderlijke velden verlijmd op de chip houder en bond draden voor elektrische verbinding met de printplaat. (D) Microscopisch beeld van een individu veld na nanofabricage. (E) SEM beeld van de poort lay-out in het midden van de gate oxide regio. Klik hier om een grotere versie van deze figuur te bekijken. Figuur 4. Voorlopige proeven. (A) bron-drain wisselstroom (root mean square) als functie van verschillende gate voltages. Sporen worden gemeten met een lock-in versterker met 50 mV RMS excitatie bij 113,17 Hz. Voor individuele poortspanning volgt de resterende gatespanning vastgesteld op 2,0 V, behalve V C1 = <em> V C2 = 0,0 V. (B) kleur kaart van source-drain stroom als funktie van plunjer poortspanning en de source-drain voorspanning. V SL = 1,5 V, V DL = 1,15 V, V BL = 0,78 V, V BR = 0,85 V, V C1 = V C2 = 0,0 V. Klik hier om een grotere versie van deze figuur te bekijken. Figuur 5. Schematische voorstelling van de meetopstelling. Twintig dc lijnen (groen) en drie coaxiale rf lijnen (zwart) sluit de RT elektronica op de printplaat. De afvoer van de pomp (paarse) is verbonden met een transimpedantie versterker en een digitale multimeter via een optoisolator, terwijl de broncontact (rood) is geaard. Aparte aardverbindingen (indicated met verschillende symbolen) worden gebruikt voor de elektronische instrumentatie en de cryostaat elektrische leidingen. Klik hier om een grotere versie van deze figuur te bekijken. Figuur 6. Voor kwantisering. Gepompte stroom als functie van V voor twee PL-sinusoïdale signalen drive f = 10 MHz toegepast gates BL en PL. Fase verschil = 49 graden, V RF PL = V RF BL = 0,31 V pp. De ideale positie van de pompen plateaus op integer veelvouden van ef worden weergegeven als rode horizontale lijnen. Klik hier om een grotere versie van deze figuur te bekijken.

Discussion

Het protocol beschreven in dit document beschreven technieken te fabriceren silicium MOS QDs, en de experimentele procedures hun functionele integriteit te testen en deze als één-electron pumps. Opmerkelijk door het afstemmen van de vormgeving poort hetzelfde fabricageproces wordt toegepast op inrichtingen die geschikt zijn voor quantum bits aflezing en controle ^17, alsmede lading verpompen ^12,13 produceren. We merken dat veel van de procesparameters in dit artikel aangegeven vermogen kan variëren afhankelijk van de fabricage gebruikte instrumenten (kalibratie, merk of model), alsook van het type siliciumsubstraat (dikte en achtergrond doping dichtheid). Hoeveelheden zoals blootstellingdosis lithografie of ontwikkelingstijd, ets of oxidatie duur, moeten zorgvuldig worden gekalibreerd en getest om een ​​betrouwbare opbrengst te garanderen. Bovendien is het cruciaal om kruisbesmetting die voortvloeien uit het gebruik van dezelfde fabricage gereedschap voor verschillende processen te vermijden. Hiertoe een aantal critical stappen worden uitgevoerd met apparatuur uitgevoerd uitsluitend gewijd is aan silicium verwerking zoals metaal verdampers, zuurstof ovens en HF baden.

Meer in het algemeen wordt silicium die een groeiende interesse als het materiaal van keuze laadpompen ^18-20 realiseren. Dit is mede te danken aan de aantrekkelijke perspectief van de implementatie van een nieuwe quantum gebaseerde elektrische stroom standaard met behulp van een industrie-compatibele silicium proces. Dit zou kunnen profiteren van gevestigde en betrouwbare integratie van technieken voor schaalbaarheid, parallellisatie en rijden overhead. Belangrijk is een volledig complementaire MOS (CMOS) technologie, los van traditionele metal als poortmateriaal, blijkt sterk verminderd achtergrond ladingsfluctuaties in één elektron inrichtingen ^21. Zulke fluctuaties kunnen schadelijk zijn in het bereiken van metrologische nauwkeurigheid zijn.

Het protocol hier beschreven is beperkt tot het realiseren van MOS nano-inrichtingen met metalen hekken. Daarom, om achieve volledige industriële compatibiliteit en verminderen ladingsfluctuaties, zou het nodig zijn om de gate depositietechnieken te wijzigen en de sterk gedoteerde polykristallijne silicium als gate materiaal.

Tot slot hebben de MOS QD pompen hier besproken onlangs samen de technologische voorsprong van silicium met zeer goede prestaties in termen van accurate huidige generatie ^13. Dit vloeit voort uit de hoge flexibiliteit van het ontwerp en fabricage werkwijze die mogelijk maken om meerdere gate lagen leidt tot een compact en veelzijdig systeem stapelen. De resulterende fijne tunability van de elektrostatische opsluiting van de stip met de potentie om achtergrond ladingsfluctuaties verminderen zet de te overwinnen de belangrijkste uitdagingen waargenomen in andere halfgeleiders pompen ^22,23.

Materials

Silicon wafers	TOPSIL		4 inch
Electron-beam lithography machine	Raith gmbh		Raith 150two
E-beam resist	MicroChem gmbh		PMMA
Photoresist	MicroChem gmbh		nLOF2020
Mask aligner	Quintel		Q6000
Photoresist developer	MicroChem gmbh		AZ826MIF