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Ingegneria

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증

Published: July 17, 2020
doi:
10.3791/58897
, , ,
1Department of Materials Engineering,The University of Tokyo, 2Department of Electrical and Electronic Information Engineering,Toyohashi University of Technology, 3Department of Materials Science and Engineering,Massachusetts Institute of Technology

Summary

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층에서 나사산 전위(TD) 밀도를 줄이기 위해 이론적 계산 및 실험적 검증이 제안됩니다. 이미지 힘을 통한 TD와 표면의 상호 작용, TD 측정 및 TD의 투과 전자 현미경 관찰을 기반으로 한 계산이 제공됩니다.

Abstract

실리콘(Si)의 에피택셜 게르마늄(Ge)에서 스레딩 전위 밀도(TDD)의 감소는 모놀리식 집적 포토닉스 회로를 실현하기 위한 가장 중요한 과제 중 하나였습니다. 본 논문은 TDD 감소를 위한 새로운 모델의 이론적 계산 및 실험적 검증 방법을 설명합니다. 이론적 계산 방법은 전위 이미지 힘 측면에서 선택적 에피택셜 성장(SEG)의 TD와 비평면 성장 표면의 상호 작용을 기반으로 하는 스레딩 전위(TD)의 굽힘을 설명합니다. 계산에 따르면 SiO2 마스크에 공극이 존재하면 TDD를 줄이는 데 도움이됩니다. 실험적 검증은 초고진공 화학 기상 증착 방법과 에칭 및 단면 투과 전자 현미경(TEM)을 통해 성장한 Ge의 TD 관찰을 사용하여 게르마늄(Ge) SEG로 설명됩니다. TDD 감소는SiO2 SEG 마스크 및 성장 온도에 대한 반원통형 공극의 존재 때문일 것이라고 강력히 제안된다. 실험적 검증을 위해, 반원통형 공극을 갖는 에피택셜 Ge 층은 Ge 층의 SEG와 그 합체의 결과로 형성된다. 실험적으로 획득된 TDD는 이론적 모델에 기초하여 계산된 TDD를 재현한다. 단면 TEM 관찰은 TD의 종단과 생성이 모두 반원통형 공극에서 발생한다는 것을 보여줍니다. 평면도 TEM 관찰은 반원통형 공극이 있는 Ge에서 TD의 고유한 거동을 보여줍니다(즉, TD는 SEG 마스크 및 Si 기판과 평행하게 구부러짐).

Introduction

Epitaxial Ge on Si는 광통신 범위 (1.3-1.6 μm)에서 빛을 감지 / 방출 할 수 있고 Si CMOS (Complementary Metal Oxide Semiconductor) 처리 기술과 호환되기 때문에 능동적 인 광자 소자 플랫폼으로 상당한 관심을 끌었습니다. 그러나, Ge와 Si 사이의 격자 불일치가 4.2 %만큼 크기 때문에, 스레딩 전위 (TDs)는 ~ 109 / cm2의 밀도로 Si의 Ge 에피 택셜 층에 형성된다. TD는 Ge 광검출기(PD) 및 변조기(MOD)에서 캐리어 생성 센터로 작동하고 레이저 다이오드(LD)에서 캐리어 재결합 센터로 작동하기 때문에 Ge 광자 장치의 성능이 TD에 의해 저하됩니다. 차례로, 그들은 PD와 MOD들 1,2,3에서 역 누설 전류(J누설)를 증가시킬 것이고, LD들 4,5,6에서 임계 전류(Jth)를 증가시킬 것이다.

Si 상의 Ge에서 TD 밀도(TDD)를 감소시키기 위한 다양한 시도가 보고되었다(보충 그림 1). 열 어닐링은 TD의 움직임을 자극하여 TDD를 일반적으로 2 x 107/cm2로 감소시킵니다. 단점은 Si와 Ge의 혼성 및 인 7,8,9와 같은 Ge의 도펀트의 아웃 확산 가능성이다 (보충 그림 1a). SiGe 등급 버퍼층(10,11,12)은 임계 두께를 증가시키고 TD의 생성을 억제하여 TDD를 감소시키며, 일반적으로 2 x 10 6/cm2로 감소시킨다. 여기서 단점은 두꺼운 버퍼가 Ge 장치와 그 아래의 Si 도파관 사이의 광 결합 효율을 감소시킨다는 것입니다(보충 그림 1b). 종횡비 트래핑(ART)13,14,15는 선택적 에피택셜 성장(SEG) 방법이며 두꺼운 SiO2 트렌치의 측벽에 TD를 트래핑하여 TD를 감소시킵니다(일반적으로 <1 x 10 6/cm2). ART 방법은 두꺼운 SiO 2 마스크를 사용하여 SiO2 마스크에 비해 Ge의 TDD를 감소시키는데, 이는 Si보다 훨씬 위에 위치하며 동일한 단점을 가지고 있습니다 (보충 그림 1b, 1c). Si 필라 시드에서의 Ge 성장 및 어닐링 16,17,18은 ART 방법과 유사하며, <1 x 10 5/cm2의 높은 종횡비 Ge 성장에 의한 TD 트래핑을 가능하게 합니다. 그러나, Ge 유착을 위한 고온 어닐링은 보충도 1a-c(보충도 1d)에서 동일한 단점을 갖는다.

상술한 방법들의 단점이 없는 Si 상에서 낮은 TDD Ge 에피택셜 성장을 달성하기 위해, 본 발명자들은 SEG Ge 성장 7,15,21,22,23에서 지금까지 보고된 다음의 두 가지 주요 관찰에 기초하여 유착 유도 TDD 감소 19,20을 제안하였다 : 1) TD는 성장 표면에 수직으로 구부러져 (단면 투과 전자 현미경 (TEM)으로 관찰), 2) SEG Ge 층의 합체로 인해 SiO2 마스크 위에 반원통형 공극이 형성됩니다.

우리는 TD가 성장 표면의 이미지 힘으로 인해 구부러져 있다고 가정했습니다. Si 상의 Ge의 경우, 이미지 힘은 자유 표면으로부터 1nm 떨어진 거리에서 나사 전위 및 에지 전위에 대해 각각 1.38GPa 및 1.86GPa 전단 응력을 생성한다(19). 계산된 전단 응력은 Ge24에서 60° 전위에 대해 보고된 0.5GPa의 Peierls 응력보다 훨씬 큽니다. 이 계산은 정량적으로 GE SEG 층의 TDD 감소를 예측하며 SEG Ge 성장과 잘 일치한다19. TD의 TEM 관찰은 Si20에서 제시된 SEG Ge 성장에서 TD 거동을 이해하기 위해 수행됩니다. 이미지 힘에 의한 TDD 감소는 열 어닐링 또는 두꺼운 버퍼 층이 없으므로 광자 장치 애플리케이션에 더 적합합니다.

이 기사에서는 제안된 TDD 감소 방법에 사용된 이론적 계산 및 실험적 검증을 위한 특정 방법을 설명합니다.

Protocol

1. 이론적 계산 절차 TD의 궤적을 계산합니다. 계산에서 SEG 마스크가 TDD 감소에 대한 ART 효과를 무시할 수 있을 만큼 얇다고 가정합니다.성장 표면을 결정하고 방정식으로 표현합니다. 예를 들어, 보충 비디오 1a 및 식 (1)에 표시된 대로 시간 진화 매개변수 n = i, SEG Ge 높이(h i) 및 SEG Ge 반지름(r i)을 사용하여 SEG Ge 레이어의 둥근 모양 단?…

Representative Results

이론적 계산 그림 3은 6가지 유형의 유착된 Ge 레이어에서 계산된 TD의 궤적을 보여줍니다. 여기서는 조리개 비율(APR)을 W창/(W창 + W마스크)로 정의합니다. 도 3a 는 APR=0.8의 Ge가 합쳐진 둥근 형상의 SEG 원점을 나타낸다. 여기에 2/6 TD가 갇혀 있습니?…

Discussion

본 연구에서, 4 x 107/cm2 의 TDD를 실험적으로 나타내었다. 추가 TDD 감소를 위해 프로토콜 내에는 주로 SEG 마스크 준비 및 에피택셜 Ge 성장의 2가지 중요한 단계가 있습니다.

그림 4에 표시된 모델은 APR, W창 / (W창 + W마스크)가 0.1만큼 작을 때 유착 된 Ge에서 TDD가 107 / cm2보다 낮게 감소 될 수 있음을 나…

Divulgazioni

The authors have nothing to disclose.

Acknowledgements

이 작업은 일본 문부과학성(MEXT)의 일본 과학 진흥회(JSPS) KAKENHI(17J10044)의 재정 지원을 받았습니다. 제조 공정은 일본 문부과학성의 “나노기술 플랫폼”(프로젝트 번호 12024046)의 지원을 받았습니다. 저자는 TEM 관찰에 도움을 준 도쿄 대학의 K. Yamashita 씨와 S. Hirata 씨에게 감사의 뜻을 전합니다.

Materials

AFM SII NanoTechnology SPI-3800N
BHF DAIKIN BHF-63U
CAD design AUTODESK AutoCAD 2013 Software
CH3COOH Kanto-Kagaku Acetic Acid for Electronics
CVD Canon ANELVA I-2100 SRE
Developer ZEON ZED
Developer rinse ZEON ZMD
EB writer ADVANTEST F5112+VD01
Furnace Koyo Thermo System KTF-050N-PA
HF, 0.5 % Kanto-Kagaku 0.5 % HF
HF, 50 % Kanto-Kagaku 50 % HF
HNO3, 61 % Kanto-Kagaku HNO3 1.38 for Electronics
I2 Kanto-Kagaku Iodine 100g
Photoresist ZEON ZEP520A
Photoresist remover Tokyo Ohka Hakuri-104
Surfactant Tokyo Ohka OAP
TEM JEOL JEM-2010HC
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Riferimenti

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Yako, M., Ishikawa, Y., Abe, E., Wada, K. Theoretical Calculation and Experimental Verification for Dislocation Reduction in Germanium Epitaxial Layers with Semicylindrical Voids on Silicon. J. Vis. Exp. (161), e58897, doi:10.3791/58897 (2020).
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