एकल इलेक्ट्रॉन पंप के लिए सिलिकॉन धातु ऑक्साइड अर्धचालक क्वांटम डॉट्स

Summary

The fabrication process and experimental characterization techniques relevant to single-electron pumps based on silicon metal-oxide-semiconductor quantum dots are discussed.

Abstract

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by quantum mechanical effects such as tunneling through single dopants, scattering via interface defects, and discrete trap charge states. However, progress in silicon technology has shown that these phenomena can be harnessed and exploited for a new class of quantum-based electronics. Among others, multi-layer-gated silicon metal-oxide-semiconductor (MOS) technology can be used to control single charge or spin confined in electrostatically-defined quantum dots (QD). These QD-based devices are an excellent platform for quantum computing applications and, recently, it has been demonstrated that they can also be used as single-electron pumps, which are accurate sources of quantized current for metrological purposes. Here, we discuss in detail the fabrication protocol for silicon MOS QDs which is relevant to both quantum computing and quantum metrology applications. Moreover, we describe characterization methods to test the integrity of the devices after fabrication. Finally, we give a brief description of the measurement set-up used for charge pumping experiments and show representative results of electric current quantization.

Introduction

Silicon is the material of choice for most of the modern microelectronics. Its properties, combined with advanced lithographic techniques, have allowed the semiconductor industry to achieve very large-scale integration and deliver billions of transistors per chip. The metal-oxide-semiconductor (MOS) technology¹ has been the key of this relentless technological progress². In brief, it is based on a selectively doped Si substrate which is thermally oxidized to grow a high quality SiO₂ gate oxide on which a metal gate electrode is deposited. Recently, it has been shown that the use of a stack of gate oxides could be beneficial³ . While present industry standards have reached minimum feature sizes for gate lengths below 20 nm, it is becoming increasingly evident that, at this level of miniaturization, detrimental quantum mechanical phenomena come into play that may complicate further downscaling⁴.

Remarkably, silicon is also an excellent host material to exploit the quantum properties of the electron charge and spin⁵. This has broadened its range of applicability to entirely new fields such as quantum computing⁶ and quantum electrical metrology⁷. Among other approaches⁵, the use of a multi-gate MOS technology^8,9 has led to electrostatically-defined quantum dots (QD) whose occupancy can be controlled down to single-electron level¹⁰. Unlike the conventional MOS process where just one gate per transistor is needed¹, these QDs are defined via a three-layer stack of Al/Al_yO_x gates which are used to selectively accumulate electrons at the Si/SiO₂ interface, as well as provide lateral and vertical confinement¹¹.

Although these devices had been originally developed for quantum computing applications, they have also recently shown promising performances as metrological tools^12,13. In the field of quantum electrical metrology, a long-standing goal is the redefinition of the unit ampere in terms of the elementary charge (e) ¹⁴. In particular, the emphasis is on the realization of nano-scale charge pumps to clock the transfer of individual electrons timely and accurately. These devices generate macroscopic quantized electric currents, I=nef, where f is the frequency of an external driving oscillator and n is an integer. To date, the best performance has been achieved with a GaAs-based pump by yielding a current in excess of 150 pA with a relative uncertainty of 1.2 parts per million¹⁵. Recently, silicon MOS QDs have also stood out for the implementation of highly accurate single-electron pumps thanks to the capability of finely tuning the charge confinement¹³.

Here, we discuss the protocol used for the fabrication of silicon MOS QDs. Furthermore, the cryogenic set-up used to test the integrity of the devices after fabrication and the one to perform charge pumping experiments are described. Finally, representative measurements of quantized electric current are reported.

Protocol

नोट: इस प्रोटोकॉल बनाना पैकेज और सिलिकॉन राज्यमंत्री QD प्रौद्योगिकी पर आधारित एकल इलेक्ट्रॉन पंप परीक्षण करने के लिए प्रयोग किया जाता प्रक्रियाओं का वर्णन है। धारा 3 की उन ISO6 प्रयोगशालाओं में प्रदर्शन कर रहे हैं, जबकि उप-वर्गों 1 और 2 में चर्चा कदम, एक ISO5 cleanroom में किया जाता है। परिवेश की स्थिति लगातार नियंत्रित कर रहे हैं। तापमान और आर्द्रता के लिए नाममात्र मूल्यों में क्रमश: 20 ± 1 डिग्री सेल्सियस और 55% ± 5% पर सेट कर रहे हैं। 1. Microfabrication फील्ड ऑक्साइड 100 डिग्री सेल्सियस पर एच, आरसीए -2 समाधान (डि पानी के 175 मिलीलीटर, एचसीएल 30 मिलीलीटर, पिरान्हा खोदना (10 मिनट), विआयनीकृत (डीआई) पानी (10 मिनट) 2 2 हे 30 मिलीलीटर: निम्नलिखित में विसर्जन से वेफर साफ 1 (10 सेकंड), डि पानी (10 मिनट): 10 मिनट), विआयनीकृत पानी (5 मिनट), पानी में 10 पतला Hydrofluoric (HF) एसिड के लिए। HF है (यानी, चश्मे, पीवीसी एप्रन, और परमवीर चक्र दस्ताने) जब से निपटने सुरक्षात्मक कपड़ों का प्रयोग करें। कहा क्रम में आगे बढ़ें। वेफर रखेंइस प्रकार के रूप और 900 डिग्री सेल्सियस पर ऑक्सीकरण भट्ठी में चरणों में oxidize: शुष्क ओ 2 (10 मिनट), गीला ओ 2 (40 मिनट), सूखी ओ 2 (10 मिनट), एन 2 (15 मिनट)। Ohmic संपर्कों Photolithography और खोदना ऑक्साइड बाहर ले। इस प्रकार के रूप वेफर सतह पर आसंजन प्रमोटर hexamethyldisilazane (HMDS) के कुछ एनएम मोटी परत जमा: पूर्व सेंकना एक hotplate पर 110 डिग्री सेल्सियस पर 1 मिनट के लिए, एक गिलास बीकर में HMDS की ~ 50 मिलीलीटर डालना, बीकर रखें और निर्वात चैम्बर में वेफर, खाली और 2 मिनट के लिए प्रतीक्षा करें। (25-40 सेकंड इच्छित मोटाई पर निर्भर करता है, 3,000-5,000 आरपीएम) पीठ और सामने पक्षों वेफर दोनों पर photoresist की एक 2-4 माइक्रोन मोटी परत स्पिन। (मोटाई विरोध के अनुसार 4-10 सेकंड के लिए 10 मेगावाट / 2 सेमी) मुखौटा aligner में अल्ट्रा वायलेट प्रकाश को बेनकाब। 1 मिनट के लिए 110 डिग्री सेल्सियस पर एक hotplate पर पोस्ट-सेंकना। फिर विआयनीकृत पानी में कुल्ला, 1-2 मिनट के लिए विकास करना। </ली> 20 मिनट के लिए 2 हे प्लाज्मा खोदना प्रदर्शन करना (; घटना शक्ति = 50 डब्ल्यू; दबाव = 340 mTorr शक्ति परिलक्षित <1 डब्ल्यू)। बफर HF एसिड के घोल में खोदना ऑक्साइड (15: 1, 4-5 मिनट, 30 डिग्री सेल्सियस दर ≈ 20 एनएम / मिनट खोदना)। विआयनीकृत पानी (5 मिनट) में कुल्ला। एन 2 के साथ सूखी उड़ा। एसीटोन में विसर्जन के द्वारा photoresist के लिए निकालें। Isopropanol (आईपीए) में है, तो एन 2 के साथ सूखी उड़ाने कुल्ला। (वांछित डोपिंग घनत्व के आधार पर 30-45 मिनट के लिए 2 एन प्रवाह) फास्फोरस स्रोत के साथ 1,000 डिग्री सेल्सियस पर भट्ठी में वेफर रखें। विआयनीकृत पानी (10 मिनट) में कुल्ला,: पानी में पतला HF एसिड (1, 3-4 मिनट, 30 डिग्री सेल्सियस पर खोदना दर ≈ 40 एनएम / मिनट 10) के साथ दूषित ऑक्साइड परत निकालें। 1.1.2 के रूप में आक्सीकृत। गेट ऑक्साइड दोहराएँ 1.2.1 और 1.2.2 कदम। इस प्रकार के रूप में 800 डिग्री सेल्सियस पर समर्पित भट्ठी में वेफर प्लेस और चरणों में oxidize: शुष्क ओ 2 (10 मिनट), घichloroethylene + हे 2 (20 मिनट), सूखी ओ 2 (10-30 मिनट वांछित ऑक्साइड मोटाई पर निर्भर करता है), एन 2 (15 मिनट)। Ohmic संपर्कों धातुरूप दोहराएँ चरण 1.2.1। इलेक्ट्रॉन बीम बाष्पीकरण में वेफर रखें। 0.2-0.5 एनएम / सेकंड और 5 एक्स 10 -6 Torr में एल्यूमीनियम के 100 एनएम लुप्त हो जाना। धातु लिफ्ट बंद करने के लिए 1 घंटे के लिए 80 डिग्री सेल्सियस पर hotplate पर एन -methyl-2-pyrrolidone (एन एम पी) में वेफर भिगोएँ। अगर जरूरत अल्ट्रासोनिक आंदोलन का प्रयोग करें। 2 मिनट के लिए आईपीए में कुल्ला। एन 2 के साथ सूखी उड़ा। कम से कम 15 मिनट के लिए 400 डिग्री सेल्सियस पर गैस के गठन में पानी रखना। 2. Nanofabrication वफ़र dicing किसी भी सुरक्षात्मक कोटिंग के रूप में कार्य करने के लिए वेफर पर विरोध (पॉलिमर और कताई मापदंडों के प्रकार के इस स्तर पर अप्रासंगिक हैं) स्पिन। ~ 10 एक्स 2 मिमी 2 की व्यक्तिगत चिप्स में वेफर कटौती करने के लिए हीरे की नोक पासा खेलनेवाला का प्रयोग करें। सफाई 80 डिग्री सेल्सियस पर hotplate पर 1 घंटे के लिए एन एम पी में भिगोएँ, फिर 2 मिनट के लिए आईपीए में कुल्ला। एन 2 के साथ सूखी उड़ा। 5 मिनट के लिए 2 हे प्लाज्मा खोदना प्रदर्शन करना (= 50 डब्ल्यू घटना शक्ति, शक्ति परिलक्षित <1 डब्ल्यू)। एसीटोन और आईपीए के साथ स्वच्छ स्पिन (7500 आरपीएम, 30 सेकंड) संरेखण मार्करों patterning स्पिन polymethyl मेथाक्रिलेट (PMMA 950k) ए 4 (30 सेकंड इच्छित मोटाई पर निर्भर करता है, 5,000-7,500 आरपीएम) का विरोध। ठेठ काम कर मोटाई ≈ 150-200 एनएम। सेंकना 90 सेकंड के लिए 180 डिग्री सेल्सियस पर एक hotplate पर विरोध। ई-बीम लिथोग्राफी बाहर ले। निम्नलिखित लिखने शर्तों का उपयोग करें: = 30 कीव किरण ऊर्जा, किरण मौजूदा ≈ 30 पीए, क्षेत्र खुराक 500-650 μC / 2 सेमी मार्करों आकार के आधार पर ≈ और मोटाई का विरोध। (3) 1 40-60 सेकंड के लिए, फिर 20 सेकंड के लिए आईपीए में कुल्ला मिथाइल Isobutyl कीटोन और आईपीए के समाधान में विरोध का विकास करना। एन 2 बंदूक के साथ सूखी उड़ा। स्थानइलेक्ट्रॉन बीम बाष्पीकरण में चिप। तिवारी के 15 एनएम और 0.2-0.4 एनएम / सेक में पंडित के 65 एनएम और 5 एक्स 10 -6 Torr लुप्त हो जाना। कदम 1.4.3 के रूप में धातु लिफ्ट बंद। चरणों 2.2.2-2.2.3 में के रूप में साफ चिप। गेट patterning स्पिन 2.3.1 के रूप में विरोध। ई-बीम लिथोग्राफी बाहर ले। = 30 कीव किरण ऊर्जा, किरण मौजूदा ≈ 30 पीए, क्षेत्र खुराक ≈ 500-700 μC / 2 सेमी: उच्च संकल्प सुविधाओं के लिए निम्नलिखित लिखने शर्तों का उपयोग करें। कम संकल्प सुविधाओं के लिए शर्तों को लिखें: = 15 कीव किरण ऊर्जा, किरण मौजूदा ≈ 10 एनए, क्षेत्र खुराक 400-600 μC / 2 सेमी ≈। 2.3.3 के रूप में विरोध का विकास करना। थर्मल बाष्पीकरण में चिप रखें। 0.1-0.4 एनएम / सेकंड और 1-9 एक्स 10 -6 एम्बार पर अल लुप्त हो जाना। चित्रा 2 बी (1 परत के लिए 25-35 एनएम, परत 2 के लिए 45-65 एनएम, के रूप में दिखाया लक्ष्य मोटाई की परत संख्या के हिसाब से बदलता रहता है 75-90 एनपरत 3 के लिए मीटर)। कदम 1.4.3 के रूप में धातु लिफ्ट बंद। 5-10 मिनट के लिए 150 डिग्री सेल्सियस पर एक hotplate पर अल ऑक्सीकरण प्रदर्शन करते हैं। कदम 2.2.3 में के रूप में साफ चिप। चरणों को दोहराएँ दो बार 3-परत फाटक हो चुकी है एहसास करने के लिए 2.4.1-2.4.7। 3. उपकरण पैकेजिंग 2.1 कदम के रूप में पासा चिप 2 मिनट के लिए एसीटोन और आईपीए में जिसके परिणामस्वरूप छोटे चिप्स कुल्ला। PMMA, ए 5 के साथ एक मुद्रित सर्किट बोर्ड (पीसीबी) के लिए एक व्यक्ति के टुकड़े गोंद। यह शुष्क करने के लिए 2 मिनट रुको। वैकल्पिक रूप से, thermalization बढ़ाने के लिए, चांदी epoxy का उपयोग करें। एक कील bonder पर पीसीबी लोड और तारों के साथ आगे बढ़ें। 4. डिवाइस वफ़ादारी टेस्ट एक डुबकी जांच पर वायर्ड युक्ति युक्त पीसीबी माउंट। डुबकी जांच के उन लोगों के लिए पीसीबी की विद्युत लाइनों के तार। तरल हीलियम से युक्त पोत की जांच डालें। अत्यधिक हीलियम ख से बचने के लिए धीरे-धीरे आगे बढ़ेंतेल-बंद। आधारित अन्य फाटकों रखते हुए प्रत्येक डिवाइस के गेट के लिए, एक स्रोत के उपाय इकाई को जांच के इसी कमरे के तापमान इलेक्ट्रोड कनेक्ट। कुछ ना करने के अनुपालन मौजूदा सेट। 0.1 वी के चरणों में 1.5V करने के लिए शून्य से वोल्टेज स्वीप मापने के लिए और मौजूदा रिकॉर्ड है। एक बैटरी संचालित चर डीसी वोल्टेज स्रोत के लिए प्रत्येक गेट लाइन से कनेक्ट करने के लिए स्रोत लाइन में निर्मित एक लॉक-इन एम्पलीफायर के एसी वोल्टेज स्रोत है, और लॉक-इन एम्पलीफायर के इनपुट बंदरगाह के लिए नाली लाइन। अलग गेट वोल्टेज विन्यास (चित्रा 4 देखें) के लिए चालकता के निकास के लिए स्रोत उपाय। विश्व स्तर पर आधारित सी 1 और सी 2 फाटक रखने के द्वारा फाटकों बीएल, बी आर, पी एल, SL और डीएल, के लिए आवेदन किया है voltages को रैंप। 'मोड़ पर' उपकरण विशेषताओं रिकॉर्ड। व्यक्तिगत रूप से प्रत्येक गेट वोल्टेज नीचे रैंप और गेट्स 'चुटकी-बंद' विशेषताओं रिकॉर्ड है। Electrostatically एक qu परिभाषित करने के लिए गेट voltages के समायोजित करेंमोड़ पर voltages की तुलना में बीएल और बीआर (पी एल, SL और डीएल) छोटे (अधिक) पर voltages की स्थापना द्वारा antum डॉट। कूलम्ब नाकाबंदी विशेषताओं रिकॉर्ड।

Representative Results

उपकरण निर्माण प्रारंभिक microfabrication प्रक्रिया (प्रोटोकॉल की उपधारा 1) एक वाणिज्यिक 4 इंच उच्च शुद्धता सिलिकॉन वेफर पर किया जाता है (एन-प्रकार डोपिंग एकाग्रता ≈ 10 से 12 सेमी -3; प्रतिरोधकता> 10 kΩcm; मोटाई = 310-340 माइक्रोन )। उद्देश्य गेट इलेक्ट्रोड जमा हो जाएगा, जिस पर सब्सट्रेट एहसास है। इस सब्सट्रेट क्षेत्र ऑक्साइड (1.1 कदम), क्षेत्र ऑक्साइड (1.2 चरण), उच्च गुणवत्ता वाले गेट ऑक्साइड (1.3 कदम) के साथ छाया हुआ एक आंतरिक क्षेत्र के साथ छाया हुआ एक n क्षेत्र के साथ छाया हुआ एक आंतरिक क्षेत्र से बना है, और एक metallized N + क्षेत्र के लिए ohmic संपर्कों (1.4 चरण)। आंकड़े 1 ए डी microfabrication प्रक्रिया का मुख्य चरणों का वर्णन। चित्रा 1E microfabrication के बाद एक सब्सट्रेट क्षेत्र के एक सूक्ष्म छवि को दर्शाता है। इस स्तर पर लिथोग्राफी के लिए न्यूनतम सुविधा का आकार लगभग 4 माइक्रोन है। SiO1.1 चरण में उगाई 2 ऑक्साइड परत 100 एनएम के एक नाममात्र मोटाई की है और एक passivation परत के रूप में प्रयोग किया जाता है। ओमिक कंडक्टर के रूप में कार्य है कि एन-प्रकार क्षेत्रों फास्फोरस प्रसार के माध्यम से प्राप्त कर रहे हैं। 10 से 20 सेमी -3 – लक्ष्य डोपिंग घनत्व लगभग 10 से 19 है। चुनिंदा फाटक ढांकता के रूप में इस्तेमाल किया जा करने के लिए उगाया जाता है, जो उच्च गुणवत्ता वाले 2 Sio 5 एनएम के एक नाममात्र मोटाई है। लक्ष्य इंटरफ़ेस दोष घनत्व <10 10 eV -1 सेमी -2 के मध्य की खाई में है। एक समर्पित और जानबूझकर बनाया ट्रिपल दीवार भट्ठी इस प्रक्रिया के लिए प्रयोग किया जाता है। इस प्रणाली को भारी धातु आयनों और मोबाइल क्षार आयनों से संक्रमण को कम करने के लिए, साथ ही ऑक्सीकरण चेंबर में diffusing से नमी को रोकने के लिए बनाया गया है। बिजली के संपर्क फार्म के क्रम में, एल्यूमीनियम पैड एन-प्रकार क्षेत्रों की ओर से इलेक्ट्रॉन बीम वाष्पीकरण के माध्यम से जमा कर रहे हैं। nanofabrication प्रक्रिया (उप-धारा 2 देखें) चिप substr पर किया जाता हैचरण 1 उद्देश्य में संसाधित वेफर dicing द्वारा प्राप्त ates electrostatically राज्यमंत्री QDs में परिभाषित करने के लिए प्रयोग किया जाता नैनो पैमाने पर गेट इलेक्ट्रोड का एहसास है। प्रत्येक nanofabrication रन आम तौर पर 10-15 पूरा डिवाइस के नमूने पैदा करता है। स्कैनिंग इलेक्ट्रॉन माइक्रोग्राफ प्रति बैच 1-2 उपकरणों की SEM) (इमेजिंग आमतौर पर EBL लिथोग्राफी चरणों सफल रहे हैं कि पुष्टि करने के लिए किया जाता है। SEM के इमेजिंग सब्सट्रेट में या धातु फाटकों में आरोप इंजेक्षन और लीकेज के कारण हो सकता है के बाद से बाकी विद्युत परीक्षण किया जाता है, जबकि उपकरणों का केवल एक छोटी संख्या है, इस तरह से जाँच की है। इस स्तर पर लिथोग्राफी के लिए न्यूनतम सुविधा का आकार लगभग 35 समुद्री मील दूर है। सब्सट्रेट एक घूर्णन मंच पर मुहिम शुरू की है, जबकि जमा अल फिल्मों की अच्छी एकरूपता को प्राप्त करने के लिए, धातु, दूसरा कुछ Angstrom / के रूप में के रूप में धीमी दर पर सुखाया जाता है। इस आरटी पर रखा जाता है, और अल अनाज आकार लगभग 20 एनएम का होने का अनुमान है। 2A चित्रा nanofabricatio के मुख्य कदम दिखाता हैएन प्रक्रिया। चित्रा 2B गेट इलेक्ट्रोड की सही परिभाषा सत्यापित है जिसके साथ एक SEM छवि को दर्शाता है। सामान्य में, एक छोटी संभव सुविधा के आकार के साथ सीधे QD को परिभाषित जो उन फाटकों (बीएल, बीआर और पी एल) को साकार करना है। इसके विपरीत, इलेक्ट्रॉन जलाशयों (डीएल और SL) को परिभाषित करने के लिए प्रयोग किया जाता है उन फाटकों नेतृत्व में ऊर्जा के स्तर के गैर-इरादतन discretization से बचने के लिए बड़ा आयाम हो सकते हैं। 2.3 कदम में एहसास हुआ कि नैनो पैमाने पर तिवारी / पं मार्करों फाटकों की तीन परतों के अनुरूप संरेखण के लिए संदर्भ के रूप में इस्तेमाल कर रहे हैं। प्लेटिनम ई-बीम में 2 Sio सतह के संबंध में अपने उत्कृष्ट विपरीत के लिए चुना जाता है। टाइटेनियम आसंजन बढ़ाने के लिए प्रयोग किया जाता है। निर्माण की प्रक्रिया के सभी चरणों में, कार्बन फाइबर की नोक चिमटी विनाशकारी electrostatic छुट्टी (ESD) की संभावना को कम करने के लिए, चिप्स संभाल करने के लिए उपयोग किया जाता है। अंत में, क्रम में व्यक्तिगत पर बिजली के माप प्रदर्शन करने के लिएदोहरी उपकरणों, प्रत्येक चिप के बारे में 2 एक्स 2 मिमी 2 (उप-धारा 3) के छोटे टुकड़ों में विभाजित करने की आवश्यकता है। प्रत्येक टुकड़ा तो जिसका पिन अल तारों के माध्यम से डिवाइस इलेक्ट्रोड से जुड़े हैं एक कस्टम बनाया पीसीबी (रोजर्स R03010 कम नुकसान ढांकता हुआ) से चिपके है। तार संबंध चिप्स हीटिंग के बिना एक कील bonder मशीन के साथ किया जाता है। उचित संबंध मापदंडों के चुनाव दो विचारों पर आधारित है। एक तरफ, तार बंधन थर्मल अल Y ओ एक्स परत छेदना और गेट पैड के साथ अच्छा धातु करने वाली धातु संपर्क बनाने की जरूरत है। दूसरी ओर, एक अत्यधिक यांत्रिक तनाव जो नुकसान गेट और कारण सब्सट्रेट लीकेज के नीचे क्षेत्र ऑक्साइड एक पंच-गर्त घटना में हो सकता है। तारों प्रक्रिया के दौरान, एक antistatic कंगन के उपयोग के ESD को रोकने के लिए उचित है। चित्रा 3 में, 6 व्यक्तिगत उपकरणों के साथ एक चिप पीसीबी पर चिपके है। डिवाइस अखंडता परीक्षण Beforइस तरह के एक कमजोर पड़ने रेफ्रिजरेटर के रूप में एक एम तापमान माप मंच में एक युक्ति लोड हो रहा है ई, प्रारंभिक बिजली के परीक्षण नमूना की अखंडता (प्रोटोकॉल की उप-धारा 4 देखें) की जांच करने के लिए 4.2 कश्मीर में प्रदर्शन कर रहे हैं। यह अंत करने के लिए, पीसीबी एक ऑक्सीजन मुक्त तांबे बाड़े में डाला जाता है और अंत में तरल उन्होंने कहा कि में डूब जाता है, जो एक डुबकी जांच, पर मुहिम शुरू की है। प्रारंभिक परीक्षा में आम तौर पर प्रत्येक गेट पर क्रमिक रूप से किया जाता है कि एक रिसाव परीक्षण है। दूसरों पर आधारित हैं, जबकि एक स्रोत उपाय इकाई एक व्यक्ति गेट इलेक्ट्रोड से जुड़ा है। वोल्टेज 1.5 वी के ऊपर ramped है और वर्तमान स्रोत पर मापा जाता है। इस वोल्टेज सीमा के भीतर, एक ठीक से काम कर गेट 2 Sio परत सिलिकॉन सब्सट्रेट से धातु insulates और अल Y ओ एक्स ओवरलैपिंग फाटकों insulates क्योंकि, आचरण नहीं माना जाता है। आमतौर पर, ऑक्साइड टूटने डिवाइस ज्यामिति और ऑक्साइड thic पर निर्भर करता है, voltages के लिए ~ 4 वी की तुलना में बड़ा होने के लिये जाना जाता हैkness। वर्तमान परीक्षण के दौरान पता चला है, इसलिए, यह ऑक्साइड परतों में से कम से कम एक क्षतिग्रस्त है कि संभावना है और इस उपकरण में खारिज कर दिया गया है। आमतौर पर, फाटक के कम से कम 10% लीकेज दिखा। उपज गेट इलेक्ट्रोड के तलीय विस्तार से प्रभावित हो जाता है। विशेष रूप से, यह गेट-टू-सब्सट्रेट लीकेज के लिए किया जाएगा संभावना गेट ऑक्साइड क्षेत्र के साथ फाटकों के बड़े ओवरलैप। इसी प्रकार, विभिन्न परतों से फाटक के गेट-टू-गेट लीकेज की अधिक संभावना है कि घटना के बीच बड़ा ओवरलैप हो जाएगा। उद्धृत उपज पतली ऑक्साइड पर के बारे में 50 माइक्रोन 2 के एक क्षेत्र पर कब्जा कि फाटकों के लिए प्रासंगिक है और interlayer के साथ लगभग 0.5 माइक्रोन 2 की overlaps। डिवाइस प्रारंभिक रिसाव परीक्षा उत्तीर्ण की है एक बार, स्रोत और नाली संपर्कों एम्पलीफायर एक में लॉक-और एक मॉड्यूलर चलाया हुआ वोल्टेज बैटरी रैक करने के लिए फाटक से जुड़े हैं। इस विन्यास में, डिवाइस ओ कर दिया हैविश्व स्तर पर एक साथ सभी गेट voltages के ऊपर ramping द्वारा n। वर्तमान चुटकी बंद करने के लिए अलग-अलग द्वार की क्षमता को सत्यापित करने के लिए उच्च वोल्टेज पर दूसरों रखते हुए अगले, प्रत्येक गेट वोल्टेज अलग से नीचे ramped है। चित्रा -4 ए इन मापों के प्रतिनिधि निशान से पता चलता है। एक स्रोत नाली चालन मार्ग या अलग-अलग गेट चुटकी तो बंद के अभाव में अक्सर इस तरह के गेट विस्फोट या धातु अलगाव के रूप में गेट क्षति के कुछ प्रकार का एक संकेत है। अंत में, स्रोत-नाली वर्तमान कूलम्ब नाकाबंदी 16 (4B चित्रा देखें) के हस्ताक्षर निरीक्षण करने के लिए स्रोत नाली पूर्वाग्रह और सवार फाटक वोल्टेज के एक समारोह के रूप में मापा जाता है। माप एक उपयुक्त उपकरण पाया गया है एक बार, यह तरल उन्होंने कहा कि पोत से निकाल दिया, और ESD कारण हो सकता है जो नमी के गठन से बचने के लिए एक गर्म हवा बंदूक के साथ सूख रहा है। अंत में, यह एक कमजोर पड़ने रेफ्रिजरेटर को सौंप दिया है। <पी वर्ग = "jove_content"> प्रयोगों के बारे में 100 एम का एक आधार के तापमान के साथ एक स्वयं बनाया प्लास्टिक कमजोर पड़ने फ्रिज में प्रदर्शन कर रहे हैं। cryostat के एक 4.2 कश्मीर हीलियम स्नान में डूबे एक निर्वात चैम्बर में है। विद्युत लाइनें भी आने वाली 3He वाष्प गाढ़ा करने के लिए कार्यरत है जो 1 कश्मीर पॉट पर thermalized कर रहे हैं। मिश्रण कक्ष में, 3He-पतला चरण में 3He अमीर चरण से 3He परमाणुओं के एन्दोठेर्मिक हस्तांतरण प्रणाली के बारे में 100 एम का एक आधार के तापमान तक पहुँचने के लिए अनुमति देता है। चित्रा 5 में दिखाया गया है, फ्रिज 20 डीसी लाइनों और कम तापमान पर डिवाइस के लिए कमरे के तापमान इलेक्ट्रॉनिक्स कनेक्ट किया 3 आरएफ लाइनों के साथ सुसज्जित है। डीसी लाइनों के पांच Thermocoax केबलों रहे हैं और 15 जोड़ी करघा तारों मुड़ रहे हैं। इन लाइनों को बैटरी चालित डीसी वोल्टेज सूत्रों के नमूने के गेट इलेक्ट्रोड कनेक्ट। आरटी पर वोल्टेज डिवाइडर व्यक्तिगत फाटकों पर बिजली के शोर को कम करने के लिए इस्तेमाल कर रहे हैं। आरएफ लाइनें हैं कि semirigid समाक्षीय केबल रहे हैं आरटी पर अवरुद्ध कर दिया थर्मल शोर और डीसी को कम करने के लिए 4 कश्मीर में 10 DB द्वारा तनु। इन लाइनों पीसीबी पर पूर्वाग्रह टीज़ की समतलीय waveguides से जुड़े हैं। एक कम शोर प्रवर्धक transimpedance और एक डिजिटल मल्टीमीटर पंप द्वारा उत्पन्न वर्तमान को मापने के लिए किया जाता है। इलेक्ट्रॉनिक्स जमीन छोरों के गठन को रोकने के लिए बैटरी चालित optoisolators के माध्यम से डिवाइस से जुड़ा है। आरएफ ड्राइव संकेतों जिसका ग्राउंडिंग एक डीसी ब्लॉक घटक के माध्यम से cryostat में से एक से अलग है एक मनमाना तरंग जनरेटर द्वारा उत्पादित कर रहे हैं (चित्रा 5 देखें)। पीसीबी 16 शुद्ध डीसी लाइनों और कम तापमान पर डीसी और एसी voltages के गठबंधन करने के लिए प्रयोग किया जाता है 4 पूर्वाग्रह टी लाइनें शामिल हैं। चित्रा 3 बी में दिखाया गया है, आर सी असतत घटकों टी कनेक्शन (आर = 100 kΩ, सी = 10 NF) का एहसास करने के लिए उपयोग किया जाता है, और 50 उच्च आवृत्ति संकेतों के प्रचार-प्रसार के लिए उपयोग किया जाता है एकीकृत समतलीय waveguides के Ω-मेल नहीं खाते। e_content "> डिवाइस एम के तापमान पर एक बार, गेट voltages के QD में एकल इलेक्ट्रॉन अधिभोग उपलब्ध हो जाता है कि इतनी। विशेष रूप से, सुरंग बाधाओं फाटकों बीएल और बीआर तहत गठित कर रहे हैं समायोजित कर रहे हैं, और एक इलेक्ट्रॉन संचय परत फाटक के तहत प्रेरित है संचय द्वार पर ध्रुवीकरण कर रहे हैं, जबकि पी एल, SL और डीएल। इस प्रयोजन के लिए बाधा गेट voltages, अपनी बारी पर मूल्यों के नीचे स्थापित कर रहे हैं एक अधिक से अधिक मोड़ पर वोल्टेज। एक QD के गेट पी एल के तहत बनाई है इस रास्ते में और उसके तलीय विस्तार अगला, आरएफ संकेतों को समय-समय सुरंग बाधा (एस) की पारदर्शिता मिलाना पर दिया जाता है। जिसका voltages के इलेक्ट्रोस्टैटिक कारावास प्रेरित करने के लिए अपनी बारी पर मूल्यों के नीचे रखा जाता है फाटकों सी 1 और सी 2 के माध्यम से नियंत्रित है, और विद्युत रासायनिक है डॉट के संभावित। एकल इलेक्ट्रॉन पंप या तो एक या दो sinusoidal ड्राइविंग voltages के साथ हासिल की है। एक संकेत ड्राइव के मामले में, ड्राइविंग संकेत बाएं हाथ में सुरंग बाधा के संभावित मिलाना गेट बीएल करने के लिए लागू किया जाता है -की तरफQD है। दो-संकेत ड्राइव के मामले में, एसी excitations एक ही आवृत्ति पर है, लेकिन विभिन्न चरणों और आयाम के साथ छोड़ दिया बाधा और QD दोनों की क्षमता को व्यवस्थित करना फाटकों बीएल और पी एल के लिए लागू कर रहे हैं। आजादी के इन अतिरिक्त डिग्री एक इलेक्ट्रॉन हस्तांतरण 13 की दिशा को नियंत्रित करने के लिए अनुमति देते हैं। चलने का एक प्रक्रिया आम तौर पर धुन मुख्य प्रयोगात्मक मानकों (यानी, आरएफ ड्राइव संकेत आयाम / चरणों और डीसी गेट voltages के) और इष्टतम वर्तमान परिमाणीकरण प्राप्त करने की आवश्यकता है। दो पम्पिंग प्रोटोकॉल का न तो प्रभारी स्थानान्तरण प्रदर्शन करने के लिए एक नाली-स्रोत पूर्वाग्रह की जरूरत है कि ध्यान दें। इसलिए, स्रोत और नाली इलेक्ट्रोड पंप आपरेशन के दौरान आधारित हैं। आंकड़ा 6 से पता चलता है इनपुट बाधा (बीएल) और सवार (पीएल) फाटक के पास एक दो संकेत sinusoidal ड्राइव लगाने से प्राप्त एफई के पूर्णांक गुणकों में विशेषता वर्तमान plateaux। इन आंकड़ों से जो टी के लिए एक अपेक्षाकृत कम ड्राइविंग आवृत्ति (10 मेगाहर्ट्ज) पर ले जाया जाता है मापदंडों के uning तेजी से बाहर किया जा सकता है। व्यवहार में, यह आम तौर पर एक बहुत महीन पैरामीटर अनुकूलन 13 की आवश्यकता होती है, मेगाहर्ट्ज के कई सैकड़ों में पंप संचालित करने के लिए वांछनीय है। Microfabrication में मुख्य चरणों की आकृति 1. Microfabrication। (ए) योजनाबद्ध चित्र। कार्टून पैमाने पर करने के लिए तैयार नहीं हैं। Ohmic संपर्कों के लिए एक डाल दिया गया क्षेत्र (बी) बोध। (सी) गेट ऑक्साइड का बोध। Ohmic संपर्कों (डी) धातुरूप। Microfabrication प्रक्रिया के बाद एक चिप पर एक व्यक्ति क्षेत्र (ई) सूक्ष्म छवि पूरा हो गया है। क्षेत्र आकार 1.2 एक्स 1.2 मिमी 2 है। यह आंकड़ा का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें। हमेशा ">:" रख-together.within-पेज = के लिए "तम्बू अलग-अलग गेट परतों के लिए चित्रा 2. Nanofabrication। (ए) के निर्माण की प्रक्रिया। कार्टून पैमाने पर करने के लिए तैयार नहीं हैं। (बी) के प्रभारी पंप प्रयोगों के लिए इस्तेमाल 3-परत फाटक nanostructure। वाम: माप के लिए इस्तेमाल करने के लिए इसी तरह के एक उपकरण के SEM छवि। अधिकार:। एक्स-कट और वाई-कट पार डिवाइस के योजनाबद्ध पार के अनुभागीय विचारों के इस आंकड़े का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें। चित्रा नमूना 3. विद्युत कनेक्शन। मुद्रित सर्किट बोर्ड (ए) लेआउट। (बी) (बाएं) एक पूर्वाग्रह-टी के साथ पीसीबी के एक क्षेत्र की बढ़ाई एकडी समकक्ष सर्किट (दाएं)। पीसीबी को बिजली के कनेक्शन के लिए चिप धारक और बांड तारों पर चिपके 6 अलग-अलग क्षेत्रों के साथ (सी) एक चिप। (डी) nanofabrication के बाद एक व्यक्ति क्षेत्र के सूक्ष्म छवि। गेट ऑक्साइड क्षेत्र के केंद्र में गेट लेआउट (ई) SEM छवि। इस आंकड़े का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें। चित्रा 4. प्रारंभिक परीक्षणों। (ए) स्रोत नाली एसी चालू अलग गेट voltages के एक समारोह के रूप में (रूट वर्ग मतलब है)। निशान 113.17 हर्ट्ज पर 50 μV आरएमएस उत्तेजना के साथ एक लॉक-इन एम्पलीफायर के साथ मापा जाता है। अलग-अलग गेट वोल्टेज के लिए शेष गेट voltages के वी सी 1 = <के लिए छोड़कर, 2.0 वी पर तय कर रहे हैं निशानउन्हें> वी सी 2 = सवार फाटक वोल्टेज और स्रोत नाली पूर्वाग्रह वोल्टेज। वी SL के एक समारोह = 1.5 वी, वी डीएल = 1.15 वी, वी बीएल = 0.78 वी के रूप में स्रोत-नाली वर्तमान के 0.0 वी (बी) रंग नक्शे, वी बी आर = 0.85 वी, वी सी 1 = वी सी 2 = 0.0 वी इस आंकड़े का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें। माप की चित्रा 5 योजनाबद्ध सेट अप। बीस डीसी लाइनों (हरा) और तीन समाक्षीय आरएफ लाइनें (काला) पीसीबी को आर टी इलेक्ट्रॉनिक्स कनेक्ट। स्रोत से संपर्क करें (लाल) पर आधारित है, जबकि पंप (बैंगनी) की नाली, एक transimpedance प्रवर्धक करने के लिए और एक optoisolator के माध्यम से एक डिजिटल मल्टीमीटर से जुड़ा है। अलग जमीन कनेक्शन (मैंविभिन्न प्रतीकों के साथ ndicated) इलेक्ट्रॉनिक उपकरण और cryostat बिजली लाइनों के लिए उपयोग किया जाता है। यह आंकड़ा का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें। चित्रा 6 वर्तमान परिमाणीकरण। फाटकों बीएल और पी एल के लिए लागू च = 10 मेगाहर्ट्ज पर दो-संकेत sinusoidal ड्राइव के लिए वी पी एल के एक समारोह के रूप में वर्तमान पंप। चरण फर्क = 49 डिग्री, वी आरएफ पी एल वी = आरएफ बीएल = 0.31 वी पीपी। एफई के पूर्णांक गुणकों में पम्पिंग plateaux की आदर्श स्थिति लाल क्षैतिज लाइनों के रूप में दिखाया जाता है। इस आंकड़े का एक बड़ा संस्करण देखने के लिए यहां क्लिक करें।

Discussion

इस पत्र में सूचना दी प्रोटोकॉल उनके कार्यात्मक अखंडता का परीक्षण करने और एकल इलेक्ट्रॉन पंपों के रूप में उन्हें संचालित करने के लिए सिलिकॉन राज्यमंत्री QDs, साथ ही प्रयोगात्मक प्रक्रियाओं के निर्माण की तकनीक का वर्णन है। उल्लेखनीय है, फाटक डिजाइन द्वारा सिलाई, एक ही निर्माण की प्रक्रिया ^12,13 पम्पिंग क्वांटम बिट readout और नियंत्रण ¹⁷ के लिए उपयुक्त उपकरणों, साथ ही प्रभारी का उत्पादन करने के लिए नियोजित किया जा सकता है। हम इस लेख में उद्धृत प्रक्रिया मापदंडों के कई इस्तेमाल निर्माण उपकरणों के आधार पर भिन्न हो सकता है ध्यान दें कि (अंशांकन बनाने या मॉडल), और साथ ही सिलिकॉन सब्सट्रेट (मोटाई और पृष्ठभूमि डोपिंग घनत्व) के प्रकार पर। ऐसे लिथोग्राफी जोखिम खुराक या विकास के समय, एचिंग या ऑक्सीकरण अवधि के रूप में मात्रा, ध्यान से calibrated और एक विश्वसनीय उपज सुनिश्चित करने के लिए परीक्षण किया जाना है। इसके अलावा, यह विभिन्न प्रक्रियाओं के लिए एक ही निर्माण उपकरणों के उपयोग से उत्पन्न होने पार संक्रमण से बचने के लिए महत्वपूर्ण है। सीआर का अंत करने के लिए, एक नंबरitical चरणों ऐसी धातु evaporators, ऑक्सीजन भट्टियां और HF स्नान के रूप में विशेष रूप से सिलिकॉन प्रसंस्करण के लिए समर्पित उपकरणों के साथ किया जाता है।

आम तौर पर, सिलिकॉन प्रभारी पंप ^18-20 महसूस करने के लिए पसंद की सामग्री के रूप में एक बढ़ती रुचि आ रहा है। यह एक उद्योग की संगत सिलिकॉन प्रक्रिया का उपयोग कर एक नया क्वांटम आधारित विद्युत प्रवाह मानक लागू करने की आकर्षक परिप्रेक्ष्य को आंशिक रूप से की वजह से है। इस scalability, parallelization और ड्राइविंग भूमि के ऊपर के लिए अच्छी तरह से स्थापित और विश्वसनीय एकीकरण तकनीक से लाभ होगा। महत्वपूर्ण बात है, गेट सामग्री के रूप में पारंपरिक धातु से मुक्त एक पूरी पूरक राज्यमंत्री (CMOS) प्रौद्योगिकी, एकल इलेक्ट्रॉन उपकरणों के ²¹ में बहुत कम पृष्ठभूमि आरोप में उतार-चढ़ाव को दिखाया गया है। इस तरह के उतार चढ़ाव metrological accuracies को प्राप्त करने में हानिकारक हो सकता है।

यहाँ पर चर्चा प्रोटोकॉल धातु फाटकों के साथ राज्यमंत्री नैनो उपकरणों की प्राप्ति के लिए सीमित है। इसलिए, achie कोपूर्ण औद्योगिक अनुकूलता है और आरोप के उतार चढ़ाव को कम करने, यह गेट बयान तकनीक को संशोधित करने और गेट सामग्री के रूप में अत्यधिक डाल दिया गया polycrystalline सिलिकॉन का उपयोग करने की जरूरत होगी।

अंत में, यहाँ पर चर्चा राज्यमंत्री QD पंप हाल ही में सटीक वर्तमान पीढ़ी ¹³ के मामले में बहुत अच्छे प्रदर्शन के साथ सिलिकॉन के तकनीकी लाभ संयुक्त है। यह एक कॉम्पैक्ट और बहुमुखी प्रणाली जाने वाले अनेक फाटक परतों ढेर करने की अनुमति है, जो डिजाइन और निर्माण की प्रक्रिया की उच्च लचीलापन से उपजा है। पृष्ठभूमि आरोप में उतार-चढ़ाव को कम करने की क्षमता के साथ एक साथ डॉट के इलेक्ट्रोस्टेटिक कारावास की जिसके परिणामस्वरूप ठीक tunability अन्य अर्धचालक में मनाया मुख्य चुनौतियों ^22,23 पंपों पर काबू पाने के लिए मंच सेट।

Materials

Silicon wafers	TOPSIL		4 inch
Electron-beam lithography machine	Raith gmbh		Raith 150two
E-beam resist	MicroChem gmbh		PMMA
Photoresist	MicroChem gmbh		nLOF2020
Mask aligner	Quintel		Q6000
Photoresist developer	MicroChem gmbh		AZ826MIF